台湾专利TW201306232A 半導體裝置，半導體裝置之設計方法，半導體裝置之設計裝置及程式

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专利摘要:
一電位供應連接互連係設置於一多層互連層中。電位供應連接在一平面視圖中係重疊在外圍胞行中之I/O胞的某些胞以及在內圍胞行中之I/O胞的某些胞。電位供應連接互連將位於外圍胞行之下之一電力電位供應互連連接至位於內圍胞行之下之一電力電位供應互連，且亦將位於外圍胞行之下之一接地電位供應互連連接至位於內圍胞行之下之一接地電位供應互連。
公开号:TW201306232A
申请号:TW101114907
申请日:2012-04-26
公开日:2013-02-01
发明作者:Masafumi Tomoda；Masayuki Tsukuda
申请人:Renesas Electronics Corp；
IPC主号:H01L23-00

专利说明:
半導體裝置，半導體裝置之設計方法，半導體裝置之設計裝置及程式
本發明係關於半導體裝置、半導體裝置設計方法、半導體裝置設計裝置、及程式。
半導體裝置配備有輸入/輸出(I/O)胞，供信號至外部裝置的輸入及輸出。電力電位供應胞及接地電位供應胞亦設置於半導體裝置中，以供應電力至半導體裝置。這些胞在平面視圖中係沿半導體裝置的邊緣而設置。
近年來，隨著半導體裝置變得更小，每一半導體裝置的一側變得更短。此外，半導體裝置中接腳的數量亦增加。然而，胞無法微型化至特定範圍以下。因此，已對胞的多階段陣列做出某些研究。
舉例來說，日本專利公開號3947119揭露在內圍側胞之間的安排距離係大於在外圍側胞之間的安排距離。日本專利公開號3259763揭露設置於相同行中之I/O胞的電力供應互連係互相連接，且位於內圍側的胞係小於位於外圍側之胞。日本早期公開專利公開號2002-151590揭露在縱向方向中安排長I/O胞。日本早期公開專利公開號2008-141168揭露某些部分包括胞的多階段陣列，而其他部分包括胞的一階段陣列。日本早期公開專利公開號2006-147610揭露為了降低晶片面積而根據每一功能將一I/O胞劃分為次區塊，且次區塊的安排及組合提供了一I/O胞的功能。
美國審查中專利申請案公開號2005/0116356揭露從外圍側以此順序排列接地胞、電力電位供應胞、及I/O胞，以及使用較低層的互連將這些胞連接至內部區域。美國專利號6798075揭露排列具有不同電壓等級之墊於不同階段，且接著將複數個墊連接至一I/O胞。美國審查中專利申請案公開號2007/0187808揭露具有多階段陣列胞的半導體晶片係設置於互連基板上，且半導體晶片之胞的墊係經由接合佈線而連接至互連基板上的互連。
隨著半導體裝置近年來已變得更小，每一半導體裝置的一側已變得更短。此外，隨著整合於半導體晶片中之半導體元件數量增加，也已改善半導體晶片所實現之功能的等級。在此情況中，由於輸入及輸出信號之數量增加，半導體裝置中之接腳的數量也會增加。為此，需要安排儘可能多的I/O胞於半導體裝置的一側。因此，若胞係排列於多階段中，需要供應電力電位及接地電位至每一階段。一般來說，電力電位供應胞及接地電位供應胞係設置於每一階段中。然而，在此情況中，I/O胞的數量隨著電力電位供應胞的數量及接地電位供應胞的數量的增加而降低。
在一具體實施例中，提供了一半導體裝置，其包含：一半導體晶片，該半導體晶片包括：一基板；形成於該基板之上之一多層互連層；一外圍胞行，其在一平面視圖中係沿該基板之一邊緣而設置，該外圍胞行具有至少一第一I/O胞；一內圍胞行，形成於該外圍胞行之一內圍側上，該內圍胞行具有至少一第二I/O胞；一電位供應胞，至少設置於該外圍胞行或該內圍胞行中，該電位供應胞為一電力電位供應胞或一接地電位供應胞；電極墊，形成於該多層互連層之最上互連層，該等電極墊之至少一者係設置於該第一I/O胞中，該等電極墊之至少一者係設置於該電位供應胞中，該等電極墊之至少一者係設置於該第二I/O胞中；一第一電位供應互連，設置於該最上互連層之下的一互連層中，該第一電位供應互連係於與該外圍胞行相同的方向中延伸，該第一電位供應互連係連接至該第一I/O胞；一第二電位供應互連，設置於該最上互連層之下的另一或該互連層中，該第二電位供應互連係於與該內圍胞行相同的方向中延伸，該第二電位供應互連在一平面視圖中係位於該第一電位供應互連之一內圍側，該第二電位供應互連係連接至該第二I/O胞；以及一電位供應連接互連，連接該第一電位供應互連及該第二電位供應互連，其中該電位供應胞係直接地連接至該第一電位供應互連或該第二電位供應互連之其中一者，且該電位供應胞係經由該第一電位供應互連或該第二電位供應互連之該一者及該電位供應連接互連而連接至該第一電位供應互連或該第二電位供應互連之另一者。
在根據本發明具體實施例的半導體裝置中，電位供應胞係設置於內圍胞行或外圍胞行。位於內圍胞行之下的第二電位供應互連及位於外圍胞行之下的第一電位供應互連係使用電位供應連接互連而彼此連接。第一電位供應互連或第二電位供應互連係連接至電位供應胞。為此，即使電位供應胞並未設置於內圍胞行或外圍胞行，預定電位可供應至內圍胞行及外圍胞行兩者。因此，可排列較多數量的I/O胞。
在另一具體實施例中，提供了一種用以使用一電腦設計一半導體裝置的半導體裝置設計方法，其包含：沿該半導體裝置之一基板之一邊緣設置包括至少一第一I/O胞的一外圍胞行；於該外圍胞行之一內圍側上設置包括至少一第二I/O胞的一內圍胞行；設置一電位供應胞於該外圍胞行或該內圍胞行中，該電位供應胞為一電力電位供應胞或一接地電位供應胞；設置一第一電位供應互連於該最上互連層之下的一互連層中，該第一電位供應互連係於與該外圍胞行相同的方向中延伸，該第一電位供應互連係連接至該第一I/O胞；設置一第二電位供應互連於該最上互連層之下的另一或該互連層中，該第二電位供應互連係於與該內圍胞行相同的方向中延伸，該第二電位供應互連在一平面視圖中係位於該第一電位供應互連之一內圍側，該第二電位供應互連係連接至該第二I/O胞；連接該電位供應胞至重疊該電位供應胞之該第一電位供應互連或該第二電位供應互連；以及設置一電位供應連接互連，其連接該第一電位供應互連至該第二電位供應互連。
在又一具體實施例中，提供了一種支援一半導體裝置之設計的半導體裝置設計裝置，其包含：一胞安排單元：沿該半導體裝置之一基板之一邊緣設置包括至少一第一I/O胞的一外圍胞行；於該外圍胞行之一內圍側上設置包括至少一第二I/O胞的一內圍胞行；以及設置一電位供應胞於該外圍胞行或該內圍胞行中，該電位供應胞為一電力電位供應胞或一接地電位供應胞，一電位供應互連安排單元：設置一第一電位供應互連於該最上互連層之下的一互連層中，該第一電位供應互連係於與該外圍胞行相同的方向中延伸，該第一電位供應互連係連接至該第一I/O胞；設置一第二電位供應互連於該最上互連層之下的另一或該互連層中，該第二電位供應互連係於與該內圍胞行相同的方向中延伸，該第二電位供應互連在一平面視圖中係位於該第一電位供應互連之一內圍側，該第二電位供應互連係連接至該第二I/O胞；以及連接該電位供應胞至重疊該電位供應胞之該第一電位供應互連或該第二電位供應互連，以及一連接互連安排單元，設置一電位供應連接互連，其連接該第一電位供應互連至該第二電位供應互連。
在另一具體實施例中，提供了一種使一電腦作用為支援一半導體裝置之設計之一半導體裝置設計裝置的程式，該程式係造成該電腦具有：一功能為：沿該半導體裝置之一基板之一邊緣設置包括至少一第一I/O胞的一外圍胞行；於該外圍胞行之一內圍側上設置包括至少一第二I/O胞的至少一內圍胞行；以及設置一電位供應胞於該外圍胞行或該內圍胞行中，該電位供應胞為一電力電位供應胞或一接地電位供應胞，一功能為：設置一第一電位供應互連於該最上互連層之下的一互連層中，該第一電位供應互連係於與該外圍胞行相同的方向中延伸，該第一電位供應互連係連接至該第一I/O胞；設置一第二電位供應互連於該最上互連層之下的另一或該互連層中，該第二電位供應互連係於與該內圍胞行相同的方向中延伸，該第二電位供應互連在一平面視圖中係位於該第一電位供應互連之一內圍側，該第二電位供應互連係連接至該第二I/O胞；以及連接該電位供應胞至重疊該電位供應胞之該第一電位供應互連或該第二電位供應互連，以及一功能為設置一電位供應連接互連，其連接該第一電位供應互連至該第二電位供應互連。
根據本發明之具體實施例，可排列較多數量的I/O胞。
現在將參照描述性具體實施例描述本發明。熟此技藝者將了解到，可使用本發明的教示完成許多替代的具體實施例且本發明並不限於為了解釋目的所描述之具體實施例。
在下文中，本發明具體實施例將使用圖式進行描述。此外，在所有圖式中之相同構件係以相同的元件符號表示，且其解釋將不會重覆。 (第一具體實施例)
圖1為顯示根據第一具體實施例之半導體裝置之組態的平面視圖。半導體裝置具有半導體晶片10。半導體晶片10具有基板(舉例來說，矽基板)及形成於基板上之多層互連層。在半導體晶片10中，外圍胞行20及內圍胞行30於一平面視圖中排列。外圍胞行20在平面視圖中為沿半導體晶片10之基板之邊緣12排列的複數個胞。這些胞包括複數個I/O胞200(第一I/O胞)、以及電力電位供應胞202或接地電位供應胞204之至少一者。內圍胞行30在平面視圖中係形成於外圍胞行20的內圍側，且包括複數個I/O胞200(第二I/O胞)。電極墊226係設置於I/O胞200、電力電位供應胞202、及接地電位供應胞204之每一者。電極墊226係形成於多層互連層之最上互連層中。
在最上互連層之下的互連層中，電力電位供應互連222及接地電位供應互連224(第一電位供應互連)係設置於在平面視圖中重疊外圍胞行20之一區域中。電力電位供應互連222及接地電位供應互連224係於沿外圍胞行20之一方向中延伸。電力電位供應互連222係連接至電力電位供應胞202。接地電位供應互連224係連接至接地電位供應胞204。電力電位供應互連222及接地電位供應互連224分別供應電力電位及接地電位至形成外圍胞行20的I/O胞200。
在最上互連層之下的互連層中，電力電位供應互連222及接地電位供應互連224(第二電位供應佈線)亦設置於在平面視圖中重疊內圍胞行30之一區域中。電力電位供應互連222及接地電位供應互連224係於沿內圍胞行30之一方向中延伸。在一平面視圖中，此一電力電位供應互連222及此一接地電位供應互連224係位於相關於位於外圍胞行20之下之電力電位供應互連222及接地電位供應互連224的內圍側。上述之電力電位供應互連222及接地電位供應互連224係連接至形成內圍胞行30之I/O胞200。因此，電力電位及接地電位係供應至I/O胞200。
電位供應連接互連230係設置於多層互連層中。在一平面視圖中，電位供應連接互連230係重疊外圍胞行20的某些I/O胞200及內圍胞行30的某些I/O胞200。電位供應連接互連230將位於外圍胞行20之下的電力電位供應互連222連接至位於內圍胞行30之下的電力電位供應互連222。電位供應連接互連230亦將位於外圍胞行20之下的接地電位供應互連224連接至位於內圍胞行30之下的接地電位供應互連224。圖1所示之一電位供應連接互連230係由一束複數個互連所形成。某些互連(電力連接互連)係連接至電力電位供應互連222，且其他互連(接地連接互連)係連接至接地電位供應互連224。
在圖1所示的範例中，電力電位供應胞202或接地電位供應胞204的至少之一未設置於內圍胞行30中。特別地，電力電位供應胞202及接地電位供應胞204皆無設置於內圍胞行30中。這使得可能安排較多數量的I/O胞200於內圍胞行30中。
電位供應連接互連230係形成於電極墊226之下的互連層中。特別地，在圖1所示的範例中，電力電位供應互連222及接地電位供應互連224係形成於相同的互連層(電極墊226之下的互連層)中。舉例來說，電力電位供應互連222及接地電位供應互連224係形成於緊接在電極墊226之下的互連層中。電位供應連接互連230係形成於在電力電位供應互連222及接地電位供應互連224之下的互連層中。舉例來說，電位供應連接互連230係形成緊接在電力電位供應互連222及接地電位供應互連224之下的互連層中。若電力電位供應互連222及接地電位供應互連224係形成於更下層的互連層中，電位供應連接互連230可形成於在電力電位供應互連222及接地電位供應互連224之上的互連層中。
電位供應連接互連230可設置於電極墊226之上。然而，在此情況中，電極墊226在重疊電位供應連接互連230的部分中係由電位供應連接互連230所遮蔽。這避免了經由連接接合引線至電極墊226之信號的輸入及輸出。因為這個原因，在此情況中無法設置I/O胞200。
在圖1所示的範例中，外圍胞行20之每一胞以及內圍胞行30之每一胞係在沿邊緣12之方向中交替地排列。特別地，在沿邊緣12的方向中，外圍胞行20之每一胞的中心以及內圍胞行30之每一胞的邊界部分係彼此重疊。此外，在沿邊緣12的方向中，外圍胞行20之電極墊226的中心係重疊內圍胞行30之電極墊226之間的中心。
在外圍胞行20中，I/O胞200的電位供應連接互連230係在垂直邊緣12的方向中延伸。在內圍胞行30中，電位供應連接互連230係在垂直邊緣12的方向中延伸。包括於外圍胞行20中的電位供應連接互連230係連接至包括於內圍胞行30中的個別電位供應連接互連230。亦即，複數個電位供應連接互連230係在垂直邊緣12的方向中延伸，且從外圍胞行20伸展至內圍胞行30。
在圖1所示的範例中，對一I/O胞200設置兩個電位供應連接互連230。兩個電位供應連接互連230係相對通過I/O胞200之中心之垂直於邊緣12之線而軸對稱地設置。特別地，電位供應連接互連230的中心線與通過I/O胞200之中心之線相距I/O胞200的1/4寬度。
在外圍胞行20或內圍胞行30(在圖1所示的範例中為內圍胞行30)中，位於端點之I/O胞200係從其他周圍胞行(在圖1所示的範例中為外圍胞行20)之一胞突出其半側。為此，不同於其他I/O胞200，位於端點的I/O胞200並未設置有位在其半端點側之電位供應連接互連230。
內部循環電力供應互連300係設置於內圍胞行30的內部。內部循環電力供應互連300係繞著半導體晶片10，並供應電力電位及接地電位至半導體晶片10的內部電路。
圖2位顯示圖1所示之I/O胞200之組態的平面視圖。I/O胞200具有電極墊226及元件安排區域228。元件安排區域228為配置I/O胞200之每一元件(例如電晶體)的區域。電極墊226的中心可重疊元件安排區域228的中心。
此外，I/O胞200具有電力電位供應互連222、接地電位供應互連224、及電位供應連接互連230。
電力電位供應互連222及接地電位供應互連224在寬度方向(沿圖1中邊緣12之方向)從I/O胞200的一端點延伸至另一端點。電位供應連接互連230在高度方向(沿垂直圖1中邊緣12之方向)從I/O胞200的一端點延伸至另一端點。若I/O胞200係水平地排列，電力電位供應互連222及接地電位供應互連224係連接於鄰近I/O胞200之間。
在I/O胞200中之電位供應連接互連230的位置係設置使得電位供應連接互連230可連接於在垂直方向中交替排列之I/O胞200之間。電位供應連接互連230係以相同的形狀在相關於通過I/O胞200中心之線A的I/O胞200左半及右半重複。特別地，在圖2所示的範例中，兩個電位供應連接互連230對通過I/O胞200之中心的線A為軸對稱，且兩個電位供應連接互連230的中心之間的距離為彼此鄰接之I/O胞200之中心之間距離的一半。兩個電位供應連接互連230之個別內部在相同位置上包括用以連接電力電位供應互連222之一互連以及用以連接接地電位供應互連224之一互連。
此外，I/O胞200、電力電位供應胞202、及接地電位供應胞204具有相同的平面形狀，且電力電位供應互連222、接地電位供應互連224、及電位供應連接互連230的安排也是相同。因為此原因，這些胞在決定佈局上係互相兼容的。
圖3為顯示裝設在互連基板50上之圖1所示之半導體晶片10的平面視圖。佈線基板50具有複數個電極52以形成第一電極行、以及複數個電極54以形成第二電極行。電極52比電極54更接近半導體晶片10。外圍胞行20的每一胞係經由接合引線56而連接至電極52，且內圍胞行30的每一胞係經由接合引線56而連接至電極54。亦即，連接內圍胞行30及電極54的接合引線56比連接外圍胞行20及電極52的接合引線56更長。
接著，將描述本發明具體實施例的操作及效果。根據本發明具體實施例，位於內圍胞行30之下的電力電位供應互連222及接地電位供應互連224係經由電位供應連接互連230而連接至位於外圍胞行20之下的電力電位供應互連222及接地電位供應互連224。因此，即使電力電位供應胞202或接地電位供應胞204並未設置於內圍胞行30中，電力電位及接地電位可供應至位於內圍胞行30之下的電力電位供應互連222及接地電位供應互連224。因此，可安排較多數量的I/O胞200於內圍胞行30中。
此外，連接至電力電位供應胞202及接地電位供應胞204的接合引線56較佳為短。在本具體實施例中，電力電位供應胞202及接地電位供應胞204並未設置於內圍胞行30中。為此，有可能抑制連接至電力電位供應胞202及接地電位供應胞204之接合引線56之長度的增加。
上述效果將使用圖4及圖5做進一步的描述。圖4為顯示在一比較性範例中之半導體裝置的組態，且對應至第一具體實施例中的圖3。在此比較性範例中，並未設置電位供應連接互連230。相反地，電力電位供應胞202及接地電位供應胞204係設置於內圍胞行30中。
圖5顯示在第一具體實施例(圖3所示範例)及第一比較性範例(圖4所示範例)中之I/O胞200的數量以及電位供應胞(電力電位供應胞202及接地電位供應胞204)的數量以及連接至電位供應胞之長接合引線的數量。11個I/O胞200係設置於圖3所示的範例中，而僅有9個I/O胞200設置於圖4所示的範例中。這是因為在圖4所示範例中之電位供應胞的數量為圖3所示範例的兩倍。在圖3所示的範例中，連接至電位供應胞之長接合引線的數量為0，而在圖4所示的範例中，連接至電位供應胞之長接合引線的數量為2。因此，根據第一具體實施例的半導體裝置在許多方面係比在第一比較性範例中的半導體裝置有利。
半導體晶片10可例如使用圖6所示之半導體裝置設計裝置500而形成。半導體裝置設計裝置500具有胞安排單元510、連接互連安排單元520、及電位供應互連安排單元530。
胞安排單元510根據來自設計者的輸入而設定外圍胞行20及內圍胞行30的佈局。舉例來說，當設計者輸入電極墊226的安排作為外圍胞行20及內圍胞行30的佈局，胞安排單元510根據該輸入而設置每一胞。胞安排單元510使用儲存於胞資料儲存單元512及安排規則儲存單元514中之各種類型的資料。胞資料儲存單元512儲存I/O胞200、電力電位供應胞202、及接地電位供應胞204的設計資料。胞資料儲存單元512並不包括電力電位供應互連222及接地電位供應互連224的設計資料。安排規則儲存單元514儲存I/O胞200、電力電位供應胞202、及接地電位供應胞204的安排規則。若有需要，胞安排單元510設置用以填充間隙之胞。此胞的資料也儲存於胞資料儲存單元512中。此外，若有需要，胞安排單元510驗證胞的佈局是否滿足儲存於安排規則儲存單元514中的安排規則。
連接互連安排單元520執行用以配置電位供應連接互連230的處理。特別地，電位供應連接互連230係包括於I/O胞200、電力電位供應胞202、及接地電位供應胞204之每一者中。連接互連安排單元520檢查包括於這些胞中的電位供應連接互連230是否連接於安排在垂直方向中之胞之間。此外，連接互連安排單元520執行用以將這些互連視作一互連的處理。
電位供應互連安排單元530根據由胞安排單元510所設定之外圍胞行20及內圍胞行30的佈局而配置電力電位供應互連222及接地電位供應互連224。在電位供應互連安排單元530中所處理的設計資料係儲存於設計資料儲存單元532中。
圖6所示之半導體裝置設計裝置500的每一構件並非為硬體單元中的一組態而是功能單元中的一方塊。半導體裝置設計裝置500的每一構件係由基於任何電腦之CPU、記憶體、載入至記憶體中之用以實現圖式中構件的程式、儲存程式之儲存單元(例如硬碟)、及用於網路連接之介面的硬體及軟體的任何組合所實現。此外，實施方法及裝置有各種修改。
在本發明具體實施例中，電力電位供應胞202及接地電位供應胞204兩者係配置於外圍胞行20中。然而，電力電位供應胞202及接地電位供應胞204的其中一者或二者可僅設置於內圍胞行30中，而非外圍胞行20。同樣在此情況中，若I/O胞200的數量係假設為外圍胞行20及內圍胞行30的總和，則可排列較多數量的I/O胞200。
圖32為顯示在第一具體實施例之修改中的半導體晶片10的組態，且對應第一具體實施例中的圖1。在此修改中的半導體晶片10係與根據第一具體實施利之半導體晶片相同，除了以下幾點。
首先，用以供應接地電位之電位供應連接互連230之其中之一(圖32中的電位供應連接互連230a)係連接至用以供應接地電位之內部循環電力供應互連300之其中之一。亦即，在本具體實施例中，接地電位供應胞204為用以供應內部電路及I/O胞之間共同的接地電位之胞。
外圍胞行20及內圍胞行30之每一者具有用於內部電路的電力供應互連301。用於內部電路的電力供應互連301係位於與電力電位供應互連222相同的層，且平行於電力電位供應互連222而延伸。外圍胞行20或內圍胞行30(在圖32所示的範例中為外圍胞行20)具有用於內部電路之電力電位供應胞206，其與用於I/O胞200之電位供應胞電容元件202分離。電力電位供應胞206經由在與電位供應連接互連230相同之層的互連233供應針對內部電路之電力電位至內部循環電力供應互連300。電力電位供應胞206亦供應針對內部電路的電力電位至電力供應互連301。若與互連233類似的互連延伸至在外圍胞行20或內圍胞行30之每一者之任意位置的內部循環電力供應互連300，則內部循環電力供應互連300的電力電位可進一步地穩定。電力供應互連301也包括於I/O胞200的設計資料中。
因為在I/O胞200之電力電位的變化(電力電位雜訊)大，若電力供應雜訊傳輸至內部電路，則內部電路可能會故障。另一方面，在本發明具體實施例中，內部電路的電力電位以及I/O胞200的電力電位可彼此分開。因此，有可能降低內部電路故障的可能性。 (第二具體實施例)
圖7為顯示根據第二具體實施例之半導體裝置的組態的平面視圖且對應第一具體實施例中的圖3。根據本具體實施例的半導體裝置具有與根據第一具體實施例之半導體裝置相同的組態，除了沒有設置I/O胞200的區域32係呈現於半導體晶片10的內圍胞行30中。
特別地，複數個I/O胞200係設置於內圍胞行30中。區域32係藉由除去某些I/O胞200而形成。在區域32中，其他互連(例如用以形成半導體晶片10之內部電路的互連)係於電力電位供應互連222、接地電位供應互連224、及電位供應連接互連230形成於其中的每一互連層中繞線。
同樣在本發明中，可達成與在第一具體實施例中相同的效果。未設置I/O胞200的區域32係形成於內圍胞行30中。在區域32中，其他互連可在電力電位供應互連222、接地電位供應互連224、及電位供應連接互連230所要形成於其中的互連層中繞線。因此，改善了其他互連之繞線的自由度。
上述效果將使用圖8至圖10進一步地描述。
圖8為顯示在第二比較性範例中之半導體裝置之組態的平面視圖，且對應於在第二具體實施例中的圖7。在第二比較性範例中，並未設置電位供應連接互連230。相反地，電力電位供應胞202及接地電位供應胞204係設置於內圍胞行30中。由於設置了區域32，電力電位供應互連222及接地電位供應互連224每一者係劃分為在內圍胞行30中的兩部分。為此，需要針對每一組所劃分之電力電位供應互連222及接地電位供應互連224設置電力電位供應胞202及接地電位供應胞204。
圖9為顯示在第三比較性範例中之半導體裝置之組態的平面視圖，且對應於在第二具體實施例中的圖7。第三比較性範例與圖8所示之比較性範例相同，除了電力電位供應互連222及接地電位供應互連224也形成於區域32中。不同於第二具體實施例，其他互連無法在形成電力電位供應互連222及接地電位供應互連224之區域32的部分中形成。
圖10為顯示第二具體實施例(圖7所示範例)、第二比較性範例(圖8所示範例)、及第三比較性範例(圖9所示範例)中之優點及缺點的表格。9個I/O胞200係設置於圖7所示的範例中，而只有5個I/O胞200設置於圖8所示的範例中以及只有7個I/O胞200設置於圖9所示的範例中。這是因為圖8及圖9所示的範例中之電位供應胞的數量大於圖7所示的範例。在圖7所示的範例中之連接至電位供應胞之長接合引線的數量為0，而在圖8及圖9所示的範例中係設置了連接至電位供應胞的複數個長接合引線。在圖7及圖8所示的範例中，可配置其他互連於區域32中，而在圖9所示的範例中，無法配置其他互連於區域32中。因此，根據第二具體實施例的半導體裝置在許多方面係比在比較性範例中的半導體裝置有利。 (第三具體實施例)
圖11為顯示根據第三具體實施例之半導體晶片10之組態的平面視圖，且對應在第一具體實施例中的圖1。圖12為顯示用於圖11中之I/O胞200之組態的平面視圖。根據本發明具體實施例之半導體裝置具有與根據第一具體實施例之半導體晶片10相同的組態，除了在每一胞中之電位供應連接互連230的佈局。
在本具體實施例中，在每一胞中，兩個電位供應連接互連230之中心之間的距離為彼此鄰接之I/O胞200之中心之間距離的一半，如在圖1所示的範例中。電位供應連接互連230係以相同的形狀在相關於通過I/O胞200中心之線的I/O胞200左半及右半重複。舉例來說，相對在第一具體實施例中之圖2所示的參考線A軸對稱地放置兩個電位供應連接互連230是困難的，因為元件係位於較低層的元件安排區域228中。同樣在此一情況中，若相同的形狀在左半及右半重複，如在第三具體實施例中，則不需要軸對稱安排。因此，相較於第一具體實施例，可進一步改善電位供應連接互連230之佈局的自由度。 (第四具體實施例)
圖13為顯示根據第四具體實施例之半導體晶片10之組態的平面視圖，且對應第一具體實施例中的圖1。根據本具體實施例的半導體裝置具有與根據第一具體實施例之半導體晶片10相同的組態，除了外圍胞行20的每一胞及內圍胞行30的每一胞係在沿邊緣12之方向中配置於相同的位置。亦即，在本具體實施例中，晶格(例如方形晶格)係藉由外圍胞行20之每一胞及內圍胞行30之每一胞而形成。每一胞係配置在作為一晶格點的位置。本具體實施例的佈局也可用於第二具體實施例。
特別地，包括於外圍胞行20中之電極墊226的中心以及包括於內圍胞行30中之電極墊226的中心係位於沿邊緣12之方向中的相同位置。電位供應連接互連230從在外圍胞行20中之每一胞之電極墊226以下延伸至在內圍胞行30中之每一胞之電極墊226以下。所有電位供應連接互連230在垂直半導體晶片10之邊緣12的方向中延伸。電位供應連接互連230相關於電極墊226之中心的位置在所有胞中為相同。
根據本具體實施例，有可能達成與在第一具體實施例相同的效果，且其不需交替地配置外圍胞行20之每一胞及內圍胞行30之每一胞。因此，可實現具有較少無效空間的有效率佈局，因此可排列較多數量的I/O胞200。 (第五具體實施例)
圖14為顯示根據第五具體實施例之半導體晶片10之組態的平面視圖，且對應第四具體實施例中的圖13。圖15為顯示用於圖14中之I/O胞200之組態的平面視圖。根據本具體實施例的半導體裝置具有與根據第四具體實施例之半導體晶片10相同的組態，除了在每一胞中之電位供應連接互連230的佈局。在本具體實施例中，由電位供應連接互連230構成之一束互連的中心線B係通過I/O胞200的中心。
或者，在本具體實施例中，電位供應連接互連230的中心線並未通過I/O胞200的中心，如圖16所示。
根據本具體實施例，可達成第三具體實施例中的效果及第四具體實施例中的效果兩者。 (第六具體實施例)
圖17為顯示根據第六具體實施例之半導體晶片10之組態的平面視圖，且對應第一具體實施例中的圖1。根據本具體實施例的半導體晶片10具有與根據第一具體實施例之半導體晶片10相同的組態，除了以下幾點。
首先，外圍胞行20及內圍胞行30之每一者係劃分為第一及第二胞群組11及13。屬於第一胞群組11的I/O胞200以及屬於第二胞群組13之I/O胞210係由不同的電力電位所驅動。電力電位供應胞202及接地電位供應胞204係設置於屬於第一胞群組11的外圍胞行20中。電力電位供應胞212及接地電位供應胞214係設置於屬於第二胞群組13的外圍胞行20中。電力電位供應胞212及接地電位供應胞214的組態與電力電位供應胞202及接地電位供應胞204的組態相同。
在外圍胞行20及內圍胞行30之每一者中，電力隔離區域14係設置於第一及第二胞群組11及13之間。電力隔離區域14為用以提供空間於第一及第二胞群組11及13之間的區域。電力電位供應互連222及接地電位供應互連224並未設置於電力隔離區域14中。以此方式，確保了第一及第二胞群組11及13之間的絕緣。電力隔離區域14的設計資料係儲存於圖6所示之半導體裝置設計裝置500的胞資料儲存單元512中。
根據本發明具體實施例，可能達成與在第一具體實施例中相同的效果，且具有不同電力電位的第一及第二胞群組11及13可輕易地配置於一組胞行中。此外，第一及第二胞群組11及13及電力隔離區域14也可以與本具體實施例相同之方式設置於第二至第五具體實施例中。 (第七具體實施例)
圖18為顯示根據第七具體實施例之半導體晶片10之組態的平面視圖，且對應第一具體實施例中的圖1。根據本具體實施例的半導體晶片10具有與根據第一具體實施例之半導體晶片10相同的組態，除了包括在內圍胞行30中之某些電位供應連接互連230係連接至內部循環電力供應互連300。
根據本具體實施例，可達成與在第一具體實施例中相同的效果。此外，當供應至外圍胞行20及內圍胞行30之電力電位及接地電位也供應作為半導體晶片10之內部電路的電力電位及接地電位，電力電位及接地電位可經由外圍胞行20的電力電位供應胞202及接地電位供應胞204供應至內部循環電力供應互連300。
電位供應連接互連230在第二至第六具體實施例中可以與本具體實施例相同的方式連接至內部循環電力供應互連300。 (第八具體實施例)
圖19為顯示根據第八具體實施例之設置於半導體晶片10中之I/O胞200、電力電位供應胞202、及接地電位供應胞204之佈局的視圖。在本具體實施例中，內圍胞行40更設置於內圍胞行30的內側。電力電位供應胞202及接地電位供應胞204並未設置於內圍胞行40中。在內圍胞行30及內圍胞行40之間之電位供應連接互連230的佈局與在外圍胞行20及內圍胞行30之間之電位供應連接互連230的佈局相同。因此，供應至電力電位供應胞202的電力電位及供應至接地電位供應胞204的接地電位係經由電位供應連接互連230(未顯示於圖19中)而供應至內圍胞行40的I/O胞200。在第八具體實施例中，電力電位及接地電位兩者可從最上周圍胞行20供應，且這消除了設置電力電位供應胞202及接地電位供應胞204於內圍胞行30及40中的需求。因此，可安排較多數量的I/O胞200於內圍胞行30及40中。
因此，可任意設定內圍胞行的數量(即胞的階段的數量)。
此外，在本具體實施例中，第一及第二胞群組11及13可以如圖17所示之第六具體實施例中的方式設置為如圖20所示。在此情況中，電力電位供應胞202及接地電位供應胞204可以如圖17所示之相同方式設置於第一胞群組11的外圍胞行20中。此外，電力電位供應胞212及接地電位供應胞214可以如圖17所示之相同方式設置於第二胞群組13的外圍胞行20中。此外，也在內圍胞行40中，電力隔離區域14係設置於第一及第二胞群組11及13之間，類似於外圍胞行20及內圍胞行30。根據第八具體實施例，可同時達成第六具體實施例中的效果及第八具體實施例中的效果兩者。 (第九具體實施例)
圖21為顯示根據第九具體實施例之設置於半導體晶片10中之胞之佈局的視圖。在本具體實施例中的佈局與在根據第一具體實施例之半導體裝置中的佈局相同，除了I/O胞240係設置於外圍胞行20及內圍胞行30的旁邊。圖32所示的電力供應互連301係設置於圖21所示的範例中。
I/O胞240具有與I/O胞200不同的平面外形。在圖21所示的範例中，I/O胞240在垂直邊緣12的方向中係長於I/O胞200，且位於外圍胞行20及內圍胞行30兩者之上。所配置的I/O胞240為一單一行。高度匹配胞242係設置於I/O胞240及外圍胞行20之間以及I/O胞240及內圍胞行30之間。I/O胞240的設計資料及高度匹配胞242的設計資料係儲存於圖6所示之半導體裝置設計裝置500的胞資料儲存單元512中。
此外，在第九具體實施例中，包括於外圍胞行20中之I/O胞200(或電力電位供應胞202或接地電位供應胞204)具有如圖2所示之電力電位供應互連222及接地電位供應互連224。從基板的邊緣12到這些互連的距離較佳係等於從基板的邊緣12到設置於I/O胞240中之電力電位供應互連222及接地電位供應互連224的距離。在此情況中，具有不同外形的I/O胞200及240可使用高度匹配胞242一起設置於一半導體晶片中。因此，可能實現具有較高自由度之半導體晶片。此外，在圖21所示的範例中，每一胞具有圖31所示的電力供應互連301。
如圖22所示，較佳係預備在高度匹配胞242中的互連，用以將設置於內圍胞行30中之電力電位供應互連222及接地電位供應互連224、及設置於內圍胞行40中之電力電位供應互連222及接地電位供應互連224連接至設置於I/O胞240中的電力電位供應互連222及接地電位供應互連224。這改善了內圍胞行30或內圍胞行40的電力供應，同時允許自由地將具有不同外形之I/O胞200及240一起配置。以此方式，可能實現進一步地改善設計自由度的半導體晶片。此外，在本具體實施例中，在第二行上之內圍胞行30及高度匹配胞242之間有一空間。為此，用以配置電力供應互連(包括接地互連)的胞244係配置於此空間中。因此，在第二行上之內圍胞行30中的電力電位供應互連222、接地電位供應互連、及電力供應互連301亦經由高度匹配胞242之互連而分別連接至在外圍胞行20中之電力電位供應互連222、接地電位供應互連、及電力供應互連301。
I/O胞240及高度匹配胞242也可以與本具體實施例相同的方式設置於第二至第八具體實施例中。 (第十具體實施例)
圖23為顯示根據第十具體實施例之設置於半導體晶片10中之胞之佈局的視圖。在本具體實施例中的佈局與在根據第一具體實施例之半導體裝置中的佈局相同，除了電力電位供應胞202或接地電位供應胞204係設置於外圍胞行20中且剩餘的電力電位供應胞202及接地電位供應胞204係設置於內圍胞行30中。
在圖23所示的範例中，複數個電力電位供應胞202係設置於外圍胞行20中，且複數個接地電位供應胞204係設置於內圍胞行30中。複數個電力電位供應胞202及複數個接地電位供應胞204的設置係用以穩定電力電位及接地電位。
如圖24及圖25所示，電力電位供應胞202可設置於不同胞行中，且接地電位供應胞204可設置於不同的胞行中。同樣在此情況中，電力電位及接地電位可取得穩定。
特別地，在圖24所示的範例中，電力電位供應胞202係設置於一特定胞行(例如外圍胞行20)中，且接地電位供應胞204係設置於其他胞行(例如內圍胞行30及40)中。在圖25所示的範例中，第一電力電位供應胞202係設置於外圍胞行20中。第二電力電位供應胞202及第一接地電位供應胞204係設置於內圍胞行30中。第二接地電位供應胞204係設置於內圍胞行40中。配置第一電力電位供應胞202及第一接地電位供應胞204的方式係使其從沿邊緣12觀看為部分地彼此重疊。配置第二電力電位供應胞202及第二接地電位供應胞204的方式係使其從沿邊緣12觀看為部分地彼此重疊。
在上述的兩個情況中，較佳為配置位於一特定胞行中之電力電位供應胞202(或接地電位供應胞204)以及位於該特定胞行之下一個向內的胞行中之電力電位供應胞202或接地電位供應胞204的方式係使其從沿邊緣12觀看為部分地彼此重疊。這使得可能直接地經由電位供應連接互連230連接位於一特定胞行中之電力電位供應胞202(或接地電位供應胞204)與位於該特定胞行之下一個向內的胞行中之電力電位供應胞202或接地電位供應胞204。 (第十一具體實施例)
圖26為顯示根據第十一具體實施例之設置於半導體晶片10中之胞之佈局的視圖。在本具體實施例中的佈局中，內圍胞行30及內圍胞行40係設置於與部分外圍胞行20重疊的位置。電力電位供應胞202係配置於外圍胞行20未與內圍胞行30及內圍胞行40重疊的區域中。在此區域中，內部循環電力供應互連300僅在外圍胞行20內部繞線。電力電位供應胞202經由電位供應連接互連230直接地連接至內部循環電力供應互連300。在此情況中，電力電位可從電力電位供應胞202直接供應至內部循環電力供應互連300。因此，互連及類似者的寄生電阻造成很少的電位降。因此，內部循環電力供應互連300的電力電位可變得穩定。
此外，如圖27所示，當電力電位供應胞202設置於內圍胞行40中，設置於內圍胞行40中的電力電位供應胞202可經由電位供應連接互連230連接至內部循環電力供應互連300。
在圖27所示的範例中，電力電位供應胞202(或接地電位供應胞204：未顯示於圖27中)係設置於外圍胞行20、內圍胞行30、及內圍胞行40之每一者中。設置於外圍胞行20中之電力電位供應胞202的配置方式係使其從沿邊緣12觀看為與設置於內圍胞行30中之電力電位供應胞202部分地重疊。這使得可能經由電位供應連接互連230而直接地連接外圍胞行20之電力電位供應胞202與內圍胞行30之電力電位供應胞202。
用以配置設置於內圍胞行30中之電力電位供應胞202的方式係使其與設置於內圍胞行40中之電力電位供應胞202部分地重疊。這使得可能經由電位供應連接互連230而直接地連接內圍胞行30之電力電位供應胞202與內圍胞行40之電力電位供應胞202。這避免互連及類似者的寄生電阻影響在內部循環電力供應互連300上的電位降。因此，內部循環電力供應互連300的電力電位可變得穩定。
圖28A及28B為顯示位於彼此上方及下方之兩個電力電位供應胞202(或兩個接地電位供應胞204)之佈局的視圖，其係相較於I/O胞200的佈局(圖28A)。如圖28A所示，設置於I/O胞200中的複數個電位供應連接互連230具有相同的厚度。相反地，如圖28B所示，當兩個電力電位供應胞202位於彼此的上方及下方，用以連接兩個電力電位供應胞202的電位供應連接互連231具有比其他電位供應連接互連230更大的厚度。以此方式，有可能抑制複數個電力電位供應胞202之間之電力電位差的發生。
針對圖28B所示之多重階段之電位供應胞的設計資料係儲存於圖6所示之半導體裝置設計裝置500的胞資料儲存單元512中。 (第十二具體實施例)
圖29為顯示根據第十二具體實施例之設置於半導體晶片10中之胞之佈局的視圖。圖29所示的佈局顯示在半導體晶片10之角落的佈局400。外圍胞行20及內圍胞行30係設置於形成角落之邊緣12及16之每一者中。胞非所在區域402係設定於靠近角落。胞非所在區域402為沒有配置胞的區域。沿邊緣12排列胞以及沿邊緣16排列胞的方式係避免其彼此妨礙。
圖30為用以解釋圖29所示之佈局的視圖。如圖30所示，在圖29所示之形狀中的最小所需胞非所在區域原本為由元件符號403所指示的區域。然而，如圖29的元件符號402所示，胞非所在區域係過量地保證。在此情況中，若用以做出分別配置於半導體晶片10之每一側之胞行之電力供應之間的連接的互連404係任意地配置於如圖30所示之胞非所在區域402的部分區域中，則可能共同地供應電力至位於每一側之胞行。因此，可排列較多數量的I/O胞200於半導體晶片10中。
佈局400的設計資料係儲存於圖6所示之半導體裝置設計裝置500的胞資料儲存單元512中。 (第十三具體實施例)
圖30為顯示根據第十三具體實施例之半導體裝置之組態的剖面圖。根據本具體實施例的半導體裝置具有與根據上述具體實施例之每一者相同的組態，除了半導體晶片10係經由覆晶接合而連接至互連基板50。
同樣在本具體實施例中，有可能增加I/O胞200的數量。
雖然本發明具體實施例已參考圖式而進行描述，但這些只是本發明的說明，且也可採用其他各種組態。舉例來說，雖然電位供應連接互連230在上述具體實施例之每一者中係在垂直半導體晶片10之邊緣12的方向中以直線方式延伸，但電位供應連接互連230可以步進方式延伸。此外，雖然電位供應連接互連230係配置於上述具體實施例之每一者的每一胞中，但可能有未設置電位供應連接互連230於其中的胞。
很明顯地本發明並不限於上述具體實施例，且可在不偏離本發明範疇及精神下做出修改及變化。
10‧‧‧半導體晶片
11‧‧‧第一胞群組
12‧‧‧邊緣
13‧‧‧第二胞群組
14‧‧‧電力隔離區域
16‧‧‧邊緣
20‧‧‧外圍胞行
30‧‧‧內圍胞行
32‧‧‧區域
40‧‧‧內圍胞行
50‧‧‧互連基板
52‧‧‧電極
54‧‧‧電極
56‧‧‧接合引線
200‧‧‧I/O胞
202‧‧‧電力電位供應胞
204‧‧‧接地電位供應胞
206‧‧‧電力電位供應胞
210‧‧‧I/O胞
212‧‧‧電力電位供應胞
214‧‧‧接地電位供應胞
222‧‧‧電力電位供應互連
224‧‧‧接地電位供應互連
226‧‧‧電極墊
228‧‧‧元件安排區域
230‧‧‧電位供應連接互連
230a‧‧‧電位供應連接互連
231‧‧‧電位供應連接互連
233‧‧‧互連
240‧‧‧I/O胞
242‧‧‧高度匹配胞
244‧‧‧胞
300‧‧‧內部循環電力供應互連
301‧‧‧電力供應互連
400‧‧‧佈局
402‧‧‧胞非所在區域
403‧‧‧胞非所在區域
404‧‧‧互連
500‧‧‧半導體裝置設計裝置
510‧‧‧胞安排單元
512‧‧‧胞資料儲存單元
514‧‧‧安排規則儲存單元
520‧‧‧連接互連安排單元
530‧‧‧電位供應互連安排單元
532‧‧‧設計資料儲存單元
本發明上述及其他目的、優點、及特徵將從特定較佳具體實施例的描述連同所附隨之圖式而更加明顯，其中：圖1為顯示根據第一具體實施例之半導體裝置之組態的平面視圖；圖2位顯示圖1所示之I/O胞之組態的平面視圖；圖3為顯示裝設在互連基板上之圖1所示之半導體晶片的平面視圖；圖4為顯示在一比較性範例中之半導體裝置之組態的平面視圖；圖5顯示在圖3所示之範例中及在圖4所示之範例中之I/O胞的數量、電力電位供應胞的數量、接地電位供應胞的數量、以及連接至電力電位供應胞及接地電位供應胞之長接合引線的數量；圖6為顯示半導體裝置設計裝置之功能組態的方塊圖；圖7為顯示根據第二具體實施例之半導體裝置之組態的平面視圖；圖8為顯示在第二比較性範例中之半導體裝置之組態的平面視圖；圖9為顯示在第三比較性範例中之半導體裝置之組態的平面視圖；圖10為顯示在圖7所示之範例、圖8所示之範例、及圖9所示之範例中之優點及缺點的表格；圖11為顯示根據第三具體實施例之半導體晶片之組態的平面視圖；圖12為顯示用於圖11中之I/O胞之組態的平面視圖；圖13為顯示根據第四具體實施例之半導體晶片之組態的平面視圖；圖14為顯示根據第五具體實施例之半導體晶片之組態的平面視圖；圖15為顯示用於圖14中之I/O胞之組態的平面視圖；圖16為顯示圖14之修改的平面視圖；圖17為顯示根據第六具體實施例之半導體晶片之組態的平面視圖；圖18為顯示根據第七具體實施例之半導體晶片之組態的平面視圖；圖19為顯示根據第八具體實施例之設置於半導體晶片中之胞之佈局的視圖；圖20為顯示圖19之修改的視圖；圖21為顯示根據第九具體實施例之設置於半導體晶片中之胞之佈局的視圖；圖22為顯示圖21之修改的視圖；圖23為顯示根據第十具體實施例之設置於半導體晶片中之胞之佈局的視圖；圖24為顯示圖23之修改的視圖；圖25為顯示圖23之修改的視圖；圖26為顯示根據第十一具體實施例之設置於半導體晶片中之胞之佈局的視圖；圖27為顯示圖26之修改的視圖；圖28A為顯示I/O胞之組態的視圖；圖28B為顯示兩個垂直安排之電力電位供應胞(或兩個接地電位供應胞)之組態的視圖；圖29為顯示根據第十二具體實施例之設置於半導體晶片中之胞之佈局的視圖；圖30為描述根據第十二具體實施例之設置於半導體晶片中之胞之佈局的視圖；圖31為顯示根據第十三具體實施例之半導體裝置之組態的剖面圖；以及圖32為顯示在第一具體實施例之修改中的半導體晶片的組態之剖面圖。
10‧‧‧半導體晶片
12‧‧‧邊緣
20‧‧‧外圍胞行
30‧‧‧內圍胞行
200‧‧‧I/O胞
202‧‧‧電力電位供應胞
204‧‧‧接地電位供應胞
222‧‧‧電力電位供應互連
224‧‧‧接地電位供應互連
226‧‧‧電極墊
230‧‧‧電位供應連接互連
300‧‧‧內部循環電力供應互連

权利要求:
Claims (14)
[1] 一種半導體裝置，包含：一半導體晶片，該半導體晶片包括：一基板；形成於該基板之上之一多層互連層；一外圍胞行，其在一平面視圖中係沿該基板之一邊緣而設置，該外圍胞行具有至少一第一I/O胞；一內圍胞行，形成於該外圍胞行之一內圍側上，該內圍胞行具有至少一第二I/O胞；一電位供應胞，至少設置於該外圍胞行或該內圍胞行中，該電位供應胞為一電力電位供應胞或一接地電位供應胞；電極墊，形成於該多層互連層之最上互連層，該等電極墊之至少一者係設置於該第一I/O胞中，該等電極墊之至少一者係設置於該電位供應胞中，該等電極墊之至少一者係設置於該第二I/O胞中；一第一電位供應互連，設置於該最上互連層之下的一互連層中，該第一電位供應互連係於與該外圍胞行相同的方向中延伸，該第一電位供應互連係連接至該第一I/O胞；一第二電位供應互連，設置於該最上互連層之下的另一或該互連層中，該第二電位供應互連係於與該內圍胞行相同的方向中延伸，該第二電位供應互連在一平面視圖中係位於該第一電位供應互連之一內圍側，該第二電位供應互連係連接至該第二I/O胞；以及一電位供應連接互連，連接該第一電位供應互連及該第二電位供應互連，其中該電位供應胞係直接地連接至該第一電位供應互連或該第二電位供應互連之其中一者，且該電位供應胞係經由該第一電位供應互連或該第二電位供應互連之該一者及該電位供應連接互連而連接至該第一電位供應互連或該第二電位供應互連之另一者。
[2] 如申請專利範圍第1項所述之半導體裝置，其中該電位供應連接互連係形成於該最上互連層之下的另一或該互連層中。
[3] 如申請專利範圍第1項所述之半導體裝置，其中該電位供應連接互連係形成以在一平面視圖中重疊該第一I/O胞的某些胞以及該第二I/O胞的某些胞。
[4] 如申請專利範圍第1項所述之半導體裝置，其中該電位供應胞係設置於該外圍胞行中但未設置於該內圍胞行中。
[5] 如申請專利範圍第1項所述之半導體裝置，其中具有該電位供應胞之該外圍胞行或該內圍胞行具有：一電力電位供應胞及一接地電位供應胞兩者作為該電位供應胞；一第一電力供應互連及一第一接地互連作為該第一電位供應互連；一第二電力供應互連及一第二接地互連作為該第二電位供應互連；以及一電力連接互連及一接地連接互連作為該電位供應連接互連，該電力連接互連係連接該第一電力供應互連至該第二電力供應互連，該接地連接互連係連接該第一接地互連至該第二接地互連，該第一供應互連或該第二電力供應互連係連接至該電力電位供應胞，以及該第一接地互連或該第二接地互連係連接至該接地電位供應胞。
[6] 如申請專利範圍第1項所述之半導體裝置，其中包括於該外圍胞行中之該第一I/O胞以及包括於向內鄰接該外圍胞行之該內圍胞行中之該第二I/O胞係相對於沿該基板之該邊緣之一方向而設置於相同位置。
[7] 如申請專利範圍第6項所述之半導體裝置，其中該電位供應連接互連從該複數個第一I/O胞之該等電極墊之其中一者以下朝該第二I/O胞之該等電極墊之其中一者以下延伸，且從該複數個第一I/O胞之該等電極墊之其中另一者以下朝該第二I/O胞之該等電極墊之其中另一者以下延伸，以及在該複數個第一I/O胞及該複數個第二I/O胞之每一者中的該電位供應連接互連係於垂直於該基板之該邊緣的一方向中延伸，且係關於該第一I/O胞及該第二I/O胞之每一中心而在該第一I/O胞及該第二I/O胞之左半及右半中以相同外形重複。
[8] 如申請專利範圍第1項所述之半導體裝置，其中包括於該外圍胞行中之該第一I/O胞以及包括於向內鄰接該外圍胞行之該內圍胞行中之該第二I/O胞係在沿該基板之該邊緣之一方向中交替地設置。
[9] 如申請專利範圍第8項所述之半導體裝置，其中在該外圍胞行中之複數個第一電位供應連接互連係於垂直於該基板之該邊緣的一方向中延伸，在該內圍胞行中之複數個第二電位供應連接互連係於垂直於該基板之該邊緣的一方向中延伸，以及該複數個第一電位供應連接互連之其中一者係連接至該複數個第二電位供應連接互連之其中一者，且該複數個第一電位供應連接互連之其中另一者係連接至該複數個第二電位供應連接互連之其中另一者。
[10] 如申請專利範圍第1項所述之半導體裝置，更包含：一互連基板，裝設該半導體晶片；以及一接合引線，連接該半導體晶片及該互連基板。
[11] 如申請專利範圍第1項所述之半導體裝置，更包含：一互連基板，經由覆晶接合而連接至該半導體晶片。
[12] 一種用以使用一電腦設計一半導體裝置的半導體裝置設計方法，包含：沿該半導體裝置之一基板之一邊緣設置包括至少一第一I/O胞的一外圍胞行；於該外圍胞行之一內圍側上設置包括至少一第二I/O胞的至少一內圍胞行；設置一電位供應胞於該外圍胞行或該內圍胞行中，該電位供應胞為一電力電位供應胞或一接地電位供應胞；設置一第一電位供應互連於該最上互連層之下的一互連層中，該第一電位供應互連係於與該外圍胞行相同的方向中延伸，該第一電位供應互連係連接至該第一I/O胞；設置一第二電位供應互連於該最上互連層之下的另一或該互連層中，該第二電位供應互連係於與該內圍胞行相同的方向中延伸，該第二電位供應互連在一平面視圖中係位於該第一電位供應互連之一內圍側，該第二電位供應互連係連接至該第二I/O胞；連接該電位供應胞至重疊該電位供應胞之該第一電位供應互連或該第二電位供應互連；以及設置一電位供應連接互連，其連接該第一電位供應互連至該第二電位供應互連。
[13] 一種支援一半導體裝置之設計的半導體裝置設計設備，包含：一胞安排單元：沿該半導體裝置之一基板之一邊緣設置包括至少一第一I/O胞的一外圍胞行；於該外圍胞行之一內圍側上設置包括至少一第二I/O胞的至少一內圍胞行；以及設置一電位供應胞於該外圍胞行或該內圍胞行中，該電位供應胞為一電力電位供應胞或一接地電位供應胞，一電位供應互連安排單元：設置一第一電位供應互連於該最上互連層之下的一互連層中，該第一電位供應互連係於與該外圍胞行相同的方向中延伸，該第一電位供應互連係連接至該第一I/O胞；設置一第二電位供應互連於該最上互連層之下的另一或該互連層中，該第二電位供應互連係於與該內圍胞行相同的方向中延伸，該第二電位供應互連在一平面視圖中係位於該第一電位供應互連之一內圍側，該第二電位供應互連係連接至該第二I/O胞；以及連接該電位供應胞至重疊該電位供應胞之該第一電位供應互連或該第二電位供應互連，以及一連接互連安排單元，其設置一電位供應連接互連，該電位供應連接互連連接該第一電位供應互連至該第二電位供應互連。
[14] 一種使一電腦作用為支援一半導體裝置之設計之一半導體裝置設計設備的程式，該程式係造成該電腦具有：一功能為：沿該半導體裝置之一基板之一邊緣設置包括至少一第一I/O胞的一外圍胞行；於該外圍胞行之一內圍側上設置包括至少一第二I/O胞的至少一內圍胞行；以及設置一電位供應胞於該外圍胞行或該內圍胞行中，該電位供應胞為一電力電位供應胞或一接地電位供應胞，一功能為：設置一第一電位供應互連於該最上互連層之下的一互連層中，該第一電位供應互連係於與該外圍胞行相同的方向中延伸，該第一電位供應互連係連接至該第一I/O胞；設置一第二電位供應互連於該最上互連層之下的另一或該互連層中，該第二電位供應互連係於與該內圍胞行相同的方向中延伸，該第二電位供應互連在一平面視圖中係位於該第一電位供應互連之一內圍側，該第二電位供應互連係連接至該第二I/O胞；以及連接該電位供應胞至重疊該電位供應胞之該第一電位供應互連或該第二電位供應互連，以及一功能為設置一電位供應連接互連，其連接該第一電位供應互連至該第二電位供應互連。

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引用文献:

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US6212089B1|1996-03-19|2001-04-03|Hitachi, Ltd.|Semiconductor memory device and defect remedying method thereof|

JP3369382B2|1995-12-11|2003-01-20|東芝マイクロエレクトロニクス株式会社|半導体装置|

JP3989038B2|1996-04-17|2007-10-10|株式会社ルネサステクノロジ|半導体集積回路装置|

JP3259763B2|1997-11-14|2002-02-25|日本電気株式会社|半導体ｌｓｉ|

JP3407025B2|2000-06-08|2003-05-19|Ｎｅｃエレクトロニクス株式会社|半導体装置及びその製造方法|

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